Abstrakte Modellierung digitaler Schaltungen

1 Einleitung.- 1.1 Behandelte Fragestellungen.- 1.1.1 Spezifikation.- 1.1.2 Entwurfsverfahren.- 1.1.3 Maschinelle Synthese.- 1.1.4 "Backend".- 1.1.5 Wiederverwendung eines Modells.- 1.2 Ergänzende Literatur.- 1.3 Entwurf.- 1.3.1 Modellierung.- 2 Rolle eines Modells bei der Verifikation.- 2.1 Verifikationsmethoden.- 2.1.1 "Review".- 2.1.2 Versuch.- 2.1.3 Beweis.- 2.2 Getrennte Verifikation von Funktion, Timing und Aufwand.- 2.3 Entwurfsfehler, Stimuli und Waveforms.- 2.3.1 Arten von Entwurfsfehlern.- 2.3.2 Verfahren der Stimulierzeugung.- 2.3.3 Erleichterte Inspektion der Signale durch Komprimierung.- 2.4 Simulation, ASIC-Emulation oder Prototyp?.- 3 Modelle: Verbergen und Vernachlässigen.- 3.1 Signale.- 3.2 Strukturmodelle und deren Konfiguration.- 3.3 Verhaltensmodelle: Abstraktion statt Hierarchie.- 3.4 Simulatorkonzepte.- 3.5 Signalflußrichtung.- 3.6 Designprozesse.- 3.7 Abstrakte Modellierung.- 3.7.1 Arten der Abstraktion.- 4 Strukturinformation (SI): Geometrie bis Kombinatorik.- 4.1 Abstraktionsmechanismen.- 4.2 Geometrie.- 4.3 Topologie.- 4.4 Gatterebene.- 4.4.1 Modellierung der Verzögerungszeit.- 4.4.2 Verschiedene Gattermodelle.- 4.4.3 Abstraktionsgrad der Gatter-"ebene".- 4.5 Kombinatorik und Register (SI.CR).- 4.5.1 Kombinatorik.- 4.5.2 Simulations- versus Synthesesemantik.- 4.5.3 Einfache und komplexe Kombinatorik.- 4.5.4 Vor-und Nachteile der Abstraktion.- 4.5.5 Register.- 5 Strukturinformation (SI): FSM und Erweiterte FSM.- 5.1 Synchroner Entwurf.- 5.1.1 Transienter und stabiler Zustand.- 5.1.2 Abstraktions-"ebene": RT-Ebene.- 5.2 "Multiprocess" -Modellierung (SI.MP).- 5.2.1 Kombinatorik: Unvollständige "sensitivity list".- 5.2.2 Risiko: Akkumulation von Timingpfaden.- 5.3 "Single-Process" -Modellierung (SI.SP).- 5.3.1 Vollständige Spezifikation eines Ausgangswerts.- 5.3.2 Gemeinsamer Teilausdruck ("common subexpressions").- 5.3.3 Speicherung von Variablen in einem getakteten Prozeß.- 5.3.4 Ergänzte Moore-FSM: Entwurfssicherheit und schnelle Reaktion.- 5.4 EFSM: Getrennter Kontroll-und Datenzustand.- 5.4.1 EFSM: Explizite Datenpfade (SI.ED).- 5.4.2 EFSM: Implizite einfache Datenpfade (SI.ISD).- 6 (SI.ICS) Implizite Modellierung des Kontrollzustands: Herleitung.- 6.1 Kompakte Modellierung und Rescheduling.- 6.2 "Wait" -Anweisung statt "sensitivity list".- 6.3 "single-process" -Schablone einer (E)FSM.- 6.4 Modellierung mit bedingten Sprüngen.- 6.5 Modellierung mit strukturierten Sprachmitteln.- 6.6 Modellierung ohne eine lineare Zustandssequenz.- 7 Analyse der Kontrollpfade.- 7.1 Analogie auf der Gatterebene: Timinganalyse.- 7.2 Kontrollpfad-Analyse.- 7.2.1 Gemeinsamer Teilausdruck und Mehrfachnutzung.- 7.2.2 Untersuchung der Realisierbarkeit.- 7.3 Zyklen in vollständigen Kontrollpfaden.- 7.3.1 "Statisch bestimmte" Ausdrücke.- 7.3.2 Schleifen ohne "wait" -Anweisung.- 7.3.3 Schleifen mit "wait" -AnWeisungen.- 7.4 Notwendiges Scheduling und Durchsatzanpassung.- 7.4.1 Algorithmus, Durchsatz und Effizienz.- 7.4.2 Empirische Pfad Verteilungen und die Taktfrequenz optimaler Effizienz.- 7.4.3 Durchsatzanpassung durch Neu-Synthese?.- 8 Umformung durch Rescheduling.- 8.1 Analogie auf der Gatterebene: Retiming.- 8.2 Timing bei (SI.ICS).- 8.3 Regeln des Re-scheduling.- 8.3.1 Funktionales und zeitliches Klemmenverhalten.- 8.3.2 Lineare Sequenz von Anweisungen.- 8.3.3 Sequenz von Anweisungen mit einer bedingten Verzweigung.- 8.4 Durchsatzanpassung durch Rescheduling.- 8.4.1 Verringerung des Durchsatzes.- 8.4.2 Durchsatzreduzierung am Beispiel des PID-Reglermoduls.- 8.4.3 Erhöhung des Durchsatzes.- 8.4.4 Schnittstellenüberbuchung und Datenabhängigkeiten.- 8.5 Automatisches Rescheduling.- 9 (SI.ICS): Schleifen, Beispiel und Initialisierung.- 9.1 "while" - und "for" -Schleifen.- 9.2 Implizite Zustandsmodellierung an einem Beispiel.- 9.2.1 Modellierung der Einheit "transmitter".- 9.2.2 Kontrollpfad-Analyse.- 9.3 SI.ICS: Vor- und Nachteile.- 9.4 "reset" - und "interrupt" -Modellierung.- 9.5 Bemerkungen.- 9.5.1 Graphisch