High-Level Synthesis for Software-Defined Radio

Die exponentielle Zunahme der Integrationsdichte von integrierten Schaltungen hat eine breite Vielfalt von Applikationen ermöglicht. Diese haben eine technische, wissenschaftliche und gesellschaftliche Revolution bewirkt, die das gegenwärtige Zeitalter maßgeblich kennzeichnet. Die Kehrseite dieser Evolution der Integrationsdichte ist die technische Herausforderung, die der Entwurf der möglichen komplexen Systeme darstellt.

Software-Defined Radio (SDR) benennt ein Entwurfsmuster von flexiblen, programmierbaren, multiband- und multistandard-fähigen Funkgeräten. Komplexe System-on-Chips (SoC) dienen als Prozessierungsplatform für SDR Funkgeräte. SoCs kombinieren allgemeine Mehrzweck-Prozessoren mit spezialisierten Koprozessoren, um eine möglichst optimale Platform bezüglich Flexibilität und Verlustleistung darzubieten.

High-Level Synthese ist die automatische Umsetzung einer funktionellen Beschreibung einer digitalen Schaltung in ein Modell, beschrieben in einer Hardwarebeschreibungssprache, und gilt allgemein als der nächste evolutionäre Schritt zur Steigerung der Produktivität des Entwurfs von digitalen Schaltungen.

Die vorliegende Dissertation untersucht die HLS-Entwurfsmethodik, angewandt auf den Entwurf von Koprozessoren mit Anwendung für SDR. Der Entwurf eines LDPC-Decodierers für IEEE 802.11 und eines Turbo-Decodierers für 3GPP LTE wird dokumentiert.

Die Ergebnisse bezüglich Datendurchsatz, Resourcenanforderungen und Bitfehlerverhältnis werden berichtet. Originäre Beiträge zum Entwurf der Decodierer, die im Rahmen dieser Dissertation entstanden sind die folgenden: ein Mechanismus für Überlaufschutz bei der Vorwärts- und Rückwärtsberechnung der Trellistzustände beim Turbo Decodierer und eine seriell-parallele Schiebeschaltung eingesetzt in den LDPC Decodierer, werden präsentiert. Die HLS-Entwurfsmethodik, sowie ihre Grenzen und potentielle Fehlerquellen werden dargestellt.